| 초록 |
반도체 소자의 집적도 향상을 위하여 소자의 최소선폭이 지속적으로 감소하고 있으나, 20nm 이하급 소자의 경우는 photolithography 공정의 한계로 인하여 소자구현 자체가 큰 장벽에 부딪히고 있다. 이에 대한 해결방법으로써 적층형태의 반도체 소자에 대한 연구가 전 세계적으로 활발이 진행되고 있다. 본 연구에서는 이러한 적층소자 구현방법들 중 가장 간단하며, 별도의 설비투자를 필요로 하지 않는 selective epitaxial growth (SEG) + solid phase epitaxy (SPE) 공정을 적용하여, oxide 막질 위에 MOSFET의 channel 층으로 사용될 silicon 박막층을 결정화시켜 그 특성을 확인하고자 하였다. Contact window상에 SEG 방법으로 단결정 silicon의 seed를 형성한 다음, 비정질의 silicon층을 증착하고, 전통적인 furnace를 이용하여 SPE를 유도하였으며, 이렇게 형성된 silicon층 위에 MOSFET를 제작하였다. 본 실험에서는 electron back-scatter diffraction (EBSD) 측정을 통하여 SPE 공정의 효율을 평가하고 정량화 하였는데, 이는 EBSD 측정후 방향으로 배향한 면을 추출함으로써 가능하였다. SPE 온도 및 시간, gas 분위기, 비정질 silicon 증착 방법등의 실험 요소들을 변경하여 평가하였으며, 실험 변수들 중 비정질 silicon 박막 층착시의 ramp-up 분위기가 SPE 효율에 미치는 영향이 매우 큼을 확인하였으며, SiH4 분위기에서의 ramp-up이 ＜100＞ 방향으로의 epitaxial realignment에 매우 효과적임을 확인이었다. EBSD 측정을 통하여 확인된 SPE 공정의 activation energy는 4.74 eV 수준으로, 이는 SPE 완료후 channel silicon 층내에 야기된 결정학적 결함들에 기인한 것으로 추정된다. 본 실험을 통하여, wafer bonding이나 laser epitaxial growth 방법등의 적층소자 구현방법들 보다 SPE 공정이 간편하며 cost-effective한 방법임을 확인할 수 있었다. |
