| 초록 |
시스템반도체 산업에서 파운드리 미세화 공정에 이어 패키징 공정에서 세계적인 경쟁이 심화되고 있다. 최근에는 웨이퍼에 범프를 형성하여 메인보드에 직접 칩을 연결하는 웨이퍼 레벨 패키지(WLP) 기술이 경박단소 제품에 널리 활용되고 있다. 특히 기판이나, 와이어 본딩을 사용하지 않고 입출력(I/O) 단자를 칩의 바깥영역까지 빼내는 팬아웃(FO, Fan-out) 패키징 기술은 초소형 폼팩터, 고성능을 요구하는 제품에 활용되는 첨단 패키징 기술로 주목을 받고 있으며, 이를 팬아웃 웨이퍼 레벨 패키지(FO-WLP) 기술이라 한다. 최근에는 기존 원형의 패널 상태에서 제작되는 FO-WLP 대신하여 사각형 패널 상태에서 제작되는 팬아웃 패널 레벨 패키지(FO-PLP) 기술이 최근 많은 관심을 받고 있다. 사각형 패널을 사용하다 보니 공간을 활용 효율이 높아지고, 대면적으로 제작도 용이하여 제조 단가를 낮추는 장점이 있다. 이런 이유로 가장 혁신적인 최첨단 시스템반도체 패키징 기술로 전세계 반도체 기업에서 이를 개발하기 위해 끝없는 노력을 하고 있다. 본 발표에서는 대면적 FO-PLP 기술에 적용되는 EMC, PSPI, DFR 등의 고분자 소재 기술에 대해 논의하고자 한다. |
