| 학회 | 한국재료학회 |
| 학술대회 | 2013년 봄 (05/23 ~ 05/24, 여수 엠블호텔(THE MVL)) |
| 권호 | 19권 1호 |
| 발표분야 | A. 전자/반도체 재료(Electronic and Semiconductor Materials) |
| 제목 | PoP 패키지의 warpage 특성에 대한 시뮬레이션 및 측정 |
| 초록 | PoP(Package on Package)는 하나의 반도체 패키지 위에 다른 반도체 패키지가 적층되어 이루어지는 구조로서, 메모리 칩 패키지를 로직 칩 패키지에 적층시킴으로써 제한된 면적에서 집적도를 높일 수 있으며 칩 사이의 거리 감소에 따른 성능 향상을 이룰 수 있는 패키징 기술이다. 최근 스마트폰을 포함한 모바일 기기용 부품에 대해 작으면서도 고용량의 제품이 요구되면서 반도체 소자의 경박단소화와 성능 향상을 구현하기 위해 PoP 기술이 핵심 패키지 기술로 적용되고 있다. 스마트 폰과 같은 휴대형 전자기기에서는 두께 슬림화가 필수적으로 요구되기 때문에 전체 패키지 두께에 대한 제약이 심해지고 있다. 일반적인 단칩 패키지와는 달리 PoP에서는 적층에 따른 패키지 두께의 증가를 막기 위해 상부 패키지와 하부 패키지의 두께를 가능한 얇게 유지하여야 한다. 이에 따라 PoP의 상부 패키지와 하부 패키지에서 warpage가 발생하여 상부 패키지와 하부 패키지 사이의 솔더 접속부가 떨어져 open joint 불량이 발생할 수 있다. 따라서 솔더 접속부의 open joint 발생을 방지하여 PoP의 신뢰성을 확보하기 위해서는 warpage를 최소화 할 수 있는 PoP 공정기술의 개발이 요구된다. 본 연구에서는 PoP의 하부 패키지 및 상부 패키지에서 실리콘 칩의 접속공정, EMC 몰딩공정 및 상부 패키지와 하부 패키지의 적층공정에 따른 PoP 패키지의 warpage를 시뮬레이션 하고 이를 모아레 간섭계를 이용하여 측정한 실험결과와 비교 분석하였다. 감사의 글 : 본 연구는 교육과학기술부의 과학기술국제화 사업의 지원 (과제번호: 2011-0030492)에 의해 수행되었습니다. |
| 저자 | 정동명1, 김민영1, Carlos Moraes2, 오태성3 |
| 소속 | 1홍익대, 2Unisinos Univ., 3Brazil |
| 키워드 | package on package; warpage; Moire interferometry |
