| 학회 |
한국재료학회 |
| 학술대회 |
2007년 가을 (11/02 ~ 11/02, 성균관대학교) |
| 권호 |
13권 2호 |
| 발표분야 |
반도체재료 |
| 제목 |
3D Interconnection을 위한 관통홀 Cu 전해도금법 |
| 초록 |
전자소자의 경박단소화 및 고기능화 추세에 따라 패키징 기술은 단순한 제품 보호의 기능을 넘어 고밀도, 고집적화된 LSI 기술이 요구되고 있다. 그러나 미세 pitch를 갖는 chip과 organic substrate 사이의 CTE(coefficient of the thermal expansion) mismatching에 따라 신뢰성의 문제가 대두되고 있다. 이러한 문제를 해결하기 위해 Si substrate에 through hole을 내고 낮은 비저항값을 갖는 Cu를 균일하게 채워 넣어 이를 Si interposer로 이용, 적층 작업을 통해 빠른 신호 전달과 높은 안정성을 갖는 high-density Packaging 기술의 개발이 가능하다. 3D interconnection을 위한 System-in-Package 기술 구현이 가능하며, 플립칩 패키지의 기판 내 wire 및 bump pitch의 크기 축소에 따른 대응이 가능해진다. 본 연구에서는 3D interconnection을 위한 관통홀 전해도금법의 최적 조건을 확립하는데 중점을 두었다. Si (100) Wafer에 패턴 형성 후 RIE 장비를 이용, 400㎛ 두께를 갖는 관통홀을 형성하였고, furnace에서 SiO2절연막을 성장시켰다. Sputter를 통해 증착한 Seed layer에 dry film을 붙이고 On-off-reverse pulse 전해도금을 통해 균일한 Cu를 충진시켰다. |
| 저자 |
강치구, 정근희, 김장현, 염광섭, 이용호, 박정갑, 서수정
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| 소속 |
성균관대 |
| 키워드 |
through hole; 전해도금
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| E-Mail |
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